×
نام و نام خانوادگی
بازخوانی ...
اطلاعات کتابشناختی
عنوان اصلی: درستي سنجي مبتني بر ادعا در سطح سيستم
پدیدآورندگان : حسن (پديدآور)
صحفي (پديدآور)
زين العابدين (پديدآور)
نوابي شيرازي (پديدآور)
گروه مهندسي برق-دانشكده فني (پديدآور)
نوع : متن
جنس : پايان نامه
صاحب محتوا :

کتابخانه دیجیتالی دانشگاه تهران

وضعیت نشر :
خلاصه : The ever-increasing complexity of digital systems has introduced new challenges for the design community. One of the main accepted solutions to cope with this complexity is to raise the level of abstraction of the design process. According to this, designers are migrating to a higher level of abstraction than Register Transfer Level (RTL), called Electronic System Level (ESL). SystemC has become a major and mainstream language for ESL design. Companies around the world are utilizing SystemC in a wide range of their projects. For a more abstract modeling, ESL designers use Transaction Level Modeling (TLM) 2.0 that is now part of the IEEE 1666-2011 SystemC standard.As design moves towards ESL, verification will have to keep up. Adapting and developing new verification methods and tools is an important challenge for the higher levels of abstraction. In this dissertation, we propose a new assertion-based verification technique for verifying system-level designs. To build the proposed system-level verification methodology, we introduce some new concepts such as system-level assertions, system-level events, system-level states, and system-level functional coverage. We propose an environment for functionally verifying system-level designs that utilizes existing EDA simulation tools. We have developed a technique for utilizing SystemVerilog assertions (SVA) that is mainly used in describing RTL assertions, for defining system-level assertions. In our environment, system-level designs are modeled in SystemC – TLM 2.0 and system-level assertions are written in SVA. Design and verification parts (SystemC and SVA) are connected together using SystemVerilog Direct Programming Interface (DPI) mechanism to form the simulation and verification model. This model is used with SystemVerilog simulator and its DPI for verifying a design against system level assertions.In the second part of this research, we present a top-down approach for verifying designs at lower abstraction levels by translating assertions from a higher abstraction level. With a good coverage mechanism and proofing the assertion translation procedure, using this approach, we can obtain a partial equivalence checking between two designs at different levels of abstraction.
یادداشت :
كتابنامه: به انگليسي
به همراه cd
عنوان به انگليسي:System-Level Assertion-Based Verification
چكيده: به فارسي و انگليسي
رشته مهندسي كامپيوتر-معماري كامپيوتر
دكتري
شناسه : oai:ut.ac.ir:thesis/1-273807
تاریخ ایجاد رکورد : 1393/7/15
تاریخ تغییر رکورد : 1393/7/23
قیمت شيء دیجیتال : دارای قیمت

راهنمای سفارش دیجیتال سازی

* محتوای این صفحه توسط کارشناسان این درگاه ویرایش نشده است. لطفا در صورت مشاهده ایراد در محتوا از این طریق اطلاع رسانی کنید.

دیدگاه شما

تست
ورود به درگاه کنسرسیوم
Loding



رمز عبور خود را فراموش کرده ام.
چنانچه تا کنون عضو سایت نشده اید ثبت نام کنید.
درباره کنسرسیوم
ما مجموعه‌ای از كتابخانه‌ها و سازمان‌های دارای منابع اطلاعاتی (کتاب، نشریه، نسخه‌های خطی، عکس، صدا، فیلم و... ) هستیم که با هدف تامین نیازهای پژوهشگران و شهروندان ایرانی برای دسترسی هر چه سریع‌تر به محتوای مورد نظر خود، کنسرسیوم محتوای ملی را تشکیل داده‌ایم. برای رسیدن به این هدف، قصد داریم با بسترسازی مناسب و جلب مشارکت دیگر تولید کنندگان محتوا به گرد آوری، تبدیل، سازماندهی و حفاظت اطلاعات به شکل رقومی و در سطح ملی، بپردازیم.